ניו-טק מגזין | אוגוסט 2025

בשלושה צדדים – לשיפור השליטה בזרם. ( channel strain ניתן למתוח את הערוץ ( ■ של חומרים כמו גרמניום, epitaxy באמצעות pMOS ולשפר את ביצועי טרנזיסטור . 25% בכ־ נ״מ בלבד, לעומת 90 כל זה – בגובה תא של . nanosheet נ״מ בארכיטקטורת 115 22% בכ־ SRAM והתוצאה? הקטנה של שטח – הישג משמעותי בכל מערכת שבה גודל וזיכרון הם קריטיים. בין טרנזיסטור לעתיד: לאן הולכת הארכיטקטורה החדשה? - טרנזיסטורי imec על פי מפת הדרכים של מוערמים p ו־ n – שבהם רכיבי CFET אחד מעל השני – צפויים להתאים לייצור ומעלה, בשל מורכבות A 7 המוני רק בצומת אינטגרציה גבוהה במיוחד. לכן, כדי להמשיך A 10 את מגמת המזעור והביצועים גם בצמתי , נדרש פתרון ביניים – וזה בדיוק המקום A 9 ו- לתמונה. טכנולוגיית forksheet שבו נכנס Outer Wall , ובעיקר גרסת ה־ forksheet מאפשרת לדחוס עוד דור או שניים מתוך , בלי לקפוץ מוקדם מדי ל־ GAA משפחת ה־ . CFET אינו רק שיפור Outer Wall Forksheet node זמני – הוא מתוכנן להיכנס כבר ב- (שלב ייצור מהדור הבא, לפי מידול A 10 של צפיפות ולא גודל פיזי .(מדובר ב־פתרון nanosheet “) בין bridging solution גישור (” , שמאפשר לשמר קצב התקדמות CFET ל בתעשייה גם בלי לקפוץ מיידית לשכבות אף רומזת על אפשרות imec אנכיות. בתוך Outer Wall Forksheet לשלב את עצמה – כך שזו תוכל CFET ארכיטקטורת ליהנות מחיבור פשוט, שליטה טובה יותר, וניצול מתחים מבניים בערוץ ההובלה. ומה לגבי השוק? TSMC ענקיות השבבים – אינטל, סמסונג, – אינן ממהרות לאמץ טכנולוגיות שאינן במתכונתו החדשה מציע Forksheet יציבות. להן נקודת איזון: PPA אפשרות לשפר ביצועים־הספק־שטח (: ) בלי כניסה Performance – Power – Area . CFET מיידית לאתגרי העובדה שהקיר ממוקם בשלב מאוחר, ובחוץ – מאפשרת אינטגרציה נוחה יותר עם תהליכים קיימים ומפחיתה את הסיכון הכלכלי.

) של מבנה טרנזיסטורים בטכנולוגיית TEM הדמיה מיקרוסקופית ( :1 תמונה « nanosheet ) מסוג GAA( Gate-All-Around imec קרדיט:

) של טרנזיסטורים בארכיטקטורת TEM הדמיה מיקרוסקופית ( :2 תמונה « ) Inner Wall עם קיר פנימי ( Forksheet – pMOS ו- nMOS ניתן לראות את הקיר הדיאלקטרי הדק המפריד בין טרנזיסטורי אתגר משמעותי לדיוק בייצור imec קרדיט:

לטכנולוגיות לוגיקה imec מפת הדרכים של :3 תמונה « A10 עד forksheet באמצעות nanosheet הגרף מציג כיצד ממשיכים את עידן ה־ ) VLSI 2025 ומעלה ( A7 בצמתי CFET לפני המעבר ל־ imec קרדיט:

New-Tech Magazine l 58