72 / 116
תם מכירים את ההרגשה, כאשר
הבוס שלכם מדווח כי נוסף מוצר
חדש לתחרות שהוא קטן יותר, קל יותר,
מהיר פי שתיים וצורך פחות הספק. ותוסיפו
לכך בקשה מההנהלה לפתח ולמכור מוצר טוב
יותר בתוך שישה חודשים.
ובכן, זהו אתגר. היסטורית, ארכיטקטי
מערכת ניסו לארוז יותר רכיבים נפרדים על
( סטנדרטי, בניסיון
PCB)
לוח מעגל מודפס
לספק פונקציונאליות וביצועים מקסימליים
תוך שמירה על תקציב ההספק הנדרש. פתרון
קונבנציונאלי מסוג זה מגיע היום לנקודת
מיצוי לוגי כיוון שהיא נאבקת לעמוד בדרישות
הדור הבא.
חלק מהאתגרים המרכזיים היום הם:
(
Chip
-
to
-
chip
רוחב פס בין רכיב לרכיב (
מוגבל על ידי צפיפות החיבור האפשרי ע"י
.
PCB
מוליכי ה-
הספק המערכת גבוהה מידי בשל הצורך
להשתמש במוליכים ארוכים עבור חיבור
(קיבוליות גבוהה).
PCB
הרכיבים על ה-
תהיה
PCB
תצורת מערכת מסוג זה של
לעולם גדולה מידי בשל הצורך בשימוש
במספר רכיבים נפרדים גדול לשם
פונקציונאליות המערכת הנדרשת.
ארכיטקטי המוליכים למחצה חיפשו פתרון
למגבלות אלו על ידי שימוש באינטגרציה
הפעלתפלטפורמותהדור הבא באמצעות
)3D SiP( 3D System-In-Package
טכנולוגיית
מונוליטית. למרות זאת, אינטגרציה זו
.
IP
מובילה ישירות לאתגר חדש: בשלות ה-
אינטגרציה איננה אפשרית תמיד, לדוגמה,
: זכרון זה נבנה על ידי
DRAM
תקחו זכרון
או יותר.
40
nm
שימוש בתהליך טכנולוגי של
הגבלה זו אינה מקלה על פתרון מונוליטי אם
. אתגר מרכזי
14
nm
רוצים להשתמש בתהליך
נוסף הוא הצורך לספק מהירות חיבור גבוהה
ככל הניתן בין התקנים. היסטורית, יצרני
הגיבו באמצעות מינוף טכנולוגיות
FPGA
). הדור הבא
transceivers
קצה של מקמ"שים (
Stratix
®
10
FPGA
של התקנים מתכנתים כגון
) מתבסס על
SoCs
וכן מערכות על רכיב (
הובלה טכנולוגית זאת ומתוכנן לתמוך בקצב
, עם תוכניות
56
Gbps
העברת נתונים של עד
. למרות זאת, פרוטוקולי
PAM
-4
אפנון כמו
מוקשחים
IP
blocks
ביצועים גבוהים, ומכך
הקשורים אליהם, מתפתחים ללא הרף,
FPGA
לפיכך הכרחי להגדיר פתרונות רכיבי
חדשניים אשר מאפשרים לשלב בצורה פשוטה
קשיחים עם פרוטוקולים
IP
blocks
ומהירה
טכנולוגיים חדשים.
אינטגרציה במארז תוך
3D SiP
שימוש בטכנולוגיית
רבגונית
3
D
טכנולוגיית מערכת תלת מימדית במארז (
מניש דהו, אינטל
SoCs
ו-
Stratix
®
10
FPGA
) עם רכיבי
SiP
עונה על האתגרים הבאים: רוחב פס גבוה
יותר, הספק נמוך יותר, גורם תצורה קטן
יותר ועלייה בפונקציונליות ובגמישות. כמו
כן טכנולוגיה זו מאפשרת אינטגרציה במארז
אשר ניתנת למימוש וייצור פשוט יותר.
מאפשרת
3
D
SiP
הטכנולוגיה הרבגונית
אינטגרציה במארז לטווח רחב ומגוון של
ועוד.
ASIC CPU
רכיבים כגון: אנלוגי, זיכרון,
). בנוסף טכנולוגיה זו יכולה לשלב
1
(ראה איור
רכיבי סיליקון מתהליכי ייצור שונים באותו
מארז.
3
D
עבור המקמ"שים, הטכנולוגיה הרבגונית
מאפשרת הפרדה של סיליקון המקמ"שים
SiP
:
FPGA
) מסיליקון ליבת ה-
tiles
(אריח -
FPGA
כלומר, שהסיליקון של המקמ"שים וה-
כבר לא מוכרחים להיות מיוצרים באותו
תהליך ליטוגרפי.
מציג את המבנה העקרוני של פתרון
2
איור
מערכת על מארז.
מאפשרת
3
D
SiP
הטכנולוגיה הרבגונית
לערבב רכיבים על מנת להתאימם לדרישות
המערכת, ובכך לספק בצורה אפקטיבית
פתרונות עמידים בצורה מהירה יותר מאשר
ממנפים
Stratix
10
בדורות הקודמים. רכיבי
מוכחים, הורדה
IP
פתרונות מקמ"שי
Chip Design
מוסף מיוחד
א
New-Tech Magazine l 72